Studoši

Joseph jel treba jos nesto dodatno za scanf osim _sys_read() redefinirat ak idemo neposredno

Ipče Ahmedovski jel treba jos nesto dodatno za scanf osim _sys_read() redefinirat ak idemo neposredno

vjerujem da ne, sve je isto kao i kod posrednog, funkcije iz fputc i fgetc se doslovno mogu prepisati u _sys_read i _sys_write.
Jedino ako znaš što napisati u __backspace(), to se ne spominje nigdje :/

Ipče Ahmedovski ne znam a iskreno nisam ni siguran da je ovo ok

Jel mi moze neko objasnit kako znamo koje sve signale morao defnirati unutar architecture u vhdlu i kako odredimo od cega se sve sastoji process kojeg pisemo

light_grandma Nisam previše siguran što pitaš ali obično signale koristiš kada ti treba nešto što se ponaša kao varijabla najbilje je koristiti za izlazni signal, au proces tamo u zagradu bi trebao napisati sve signale koji utječu na izvošenje procesa ali clk ti je dosta, a sami proces koristiš kada trebaš napisati kao neki program(znači for if petlju case i tako).
Nadam se da ti je malo jasnije.

Joseph top level bi valjda trebala bit datoteka u kojoj povezes sve vanjske jedinice, procesor i rom

Ipče Ahmedovski ok ali i dalje mi nije jasno kako napisati to ako imaš ideju pls share

Joseph 23. slajd u vhdl prezentaciji, ovako nekako bi ja, signale koristis kao zice, povezao address procesora s addressom prom-a, instruction procesora s instructionom proma i clk procesora s clkom proma.
onda jos treba napravit komponente ulazne i izlazne jedinice tipa:

component vanjska_ulaz is port(
data : in std_logic_vector(7 downto 0);
clk: in std_logic_vector
);

component vanjska_izlaz is port(
data : out std_logic_vector(7 downto 0);
clk: in std_logic_vector
);

Instancirat dvije ulazne jednu izlaznu i valjda povezat out_port s procesora na vanjsku izlaznu, a in_port na ulazne.
Povezat i clk jedinica s clk-om procesora.

Jedino sto ne znam sto bi pisao u entity, mozda doveo clk izvana?

Koje su sanse da nam daju isti ispit kao ovaj primjer ispita ?

Andrej1901 a mislim da sigurno neki programerski zadaci će biti isti sada je samo pitanje hoće li potpuno isti.

Ipče Ahmedovski da nekako mi to najviše ima smisla. A ne znam u entitet onda taviti valjda signale koje dobivaš odnosno odvotiš na vanjske jedinice možda. Stvarno nisam siguran.

Rom Jova (Željezo/bakar) GPIOB -> MODER &= 0×11110000UL; // ocistiti vrijednosti 0-7 prikljucaka

da tu ne ide mozda 0xFFFF0000UL; ? jer ovako postavljamo ostale kao general purpose, a vj ih treba ostavit kako jesu

Bobinator Da mislim da si u pravu promaklo mi je to.

Filozof za fputc, nisam siguran sto si radio sa IDR, jer je on samo za read, jesi mislio mozda na ODR? reset izlaza i onda postavljanje c shiftanog?

Bobinator
Da, skužio sam da sam to fulao, ali nisam mogao editirati. U pravu si.

Jel moze netko objasniti ovaj tip zadatka?

Zna li netko riješiti ovaj? To je 4. ciklus gradiva, zadnji zadatak sa ovogodišnjeg završnog ispita.

Daho_Cro ako se ne varam, to je kao zadnji labos, za vhdl sam dobio sve bodove pa bi moglo bit okej. jedino nez zasto imamo zadane i adrese ako treba samo entity i arhitekturu
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity movavg4 is
  port (
	clk : in std_logic;
	rst : in std_logic;

	-- Adresna sabirnica
	port_id : in std_logic_vector(7 downto 0);

	-- Podatkovna sabirnica za pisanje u registar, spaja se na out_port od KCPSM6
	in_port : in std_logic_vector(7 downto 0);
	write_strobe : in std_logic;

	-- Podatkovna sabirnica za Ä?itnaje iz registra, spaja se na in_port od KCPSM6
	out_port : out std_logic_vector(7 downto 0);
	read_strobe : in std_logic

  ) ;
end entity ; 

architecture arch of movavg4 is -- Nadopunite opis arhitekture sklopa 
	signal x3	: std_logic_vector(9 downto 0) := "0000000000";
	signal x2	: std_logic_vector(9 downto 0) := "0000000000";
	signal x1	: std_logic_vector(9 downto 0) := "0000000000";
	signal x0	: std_logic_vector(9 downto 0) := "0000000000";
	signal result	: std_logic_vector(9 downto 0) := "0000000000";
	signal pun	: std_logic_vector(2 downto 0) := "000";
begin
output : process (clk)
begin
	if rising_edge(clk) then	
		if rst = '1' or (port_id = "00000010" and write_strobe = '1') then
        		x3 <= "0000000000";
        		x2 <= "0000000000";   
        		x1 <= "0000000000";
        		x0 <= "0000000000"; 
        		result <= "0000000000";
        		out_port <= "00000000";
			pun <= "000";
	   	else
			if write_strobe = '1' then
		    		if pun /= "100" then	--4 dekadski
		       			pun <= pun + 1;
		    		end if;	  
		    		x3 <= x2;
		    		x2 <= x1;
		    		x1 <= x0;
		    		x0 <= "00" & in_port;
			end if;
			if read_strobe = '1' then
		    		out_port <= result(9 downto 2);
			end if;
	   	end if;
	elsif falling_edge(clk) then
        	if pun = "100" then
			result <= x0 + x1 + x2 + x3;
		else 
			result <= "0000000000";
	        end if;
	end if;
end process;
end architecture arch;

ako nesto ne valja vicite

Koje sabirnice pomažu procesoru da komunicira s vanjskim svijetom i koje su njihove funkcije? Kojim se mehanizmom može smanjiti broj vanjskih izvoda procesora?

Zna li netko odgovor na ovo? Prvo pitanje s ovogodišnjeg međuispita.

Daho_Cro Podatkovna i adresna sabirnica. Podatkovni i programski prostor dijele zajedničku podatkovnu i zajedničku adresnu sabirnicu?

Daho_Cro Gdje ima ovogodisnji mi?

Diego nema nigdje, zapisao sam par pitanja.

Diego

Daho_Cro https://easyupload.io/v8ivvx

evo MI